1，关于汽车电路图

st2是启动2

关于汽车电路图

2，汽车电门锁有几根线 分别是哪些的

那是以中控一起使用的，原车锁的话没办法弄，如果是加装的话，中控盒（主机）有六根线红色常火，黑色负级，百色棕色为信号线，蓝绿为电极线， 除正级接车上其余线接中控五线马达上，房盗器上的线与中控盒接起就OK 防盗器内部原理是，每组三个触点（导电体），其中两个触点是永久连接的，有两组，原理相似家头的电灯开关，只是多了一个遥控装置来控制触发形式而已，这个如果你懂电路知识的话在网上查一个原理图就能了解，如果你不懂的话，即使有图你还是不能弄明白的。 记得采纳我答案哈
一般主门五根，其他两根

汽车电门锁有几根线 分别是哪些的

3，八位序列检测器

状态机，首先是默认状态（st0或者直接是s1），然后是序列1状态（st1），和1101比较，对的话调到序列2状态，错误的话还是st1；st2的时候如果数据是0011，进入st3，错误的话，看看是不是1101，如果是的话还是保持在st2，如果不是回到st1；后面依次类推，对的进入下一状态，错的话和序列1的数据比较，看看是停在st2还是st1；
序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明verilog hdl语言的具体应用。设x为数字码流输入，z为检出标记输出，高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”。设输入的码流为“001101101111011111...”,在时钟2～6中,码流x里出现指定序列“01101”,对应输出z在第6个时钟变为高电平“1”,表示发现指定"01101”，z输出“1”。同理在第9个时钟对应输出z也为“1”。根据这个逻辑功能描述,我们可以分析得出状态转换图。

八位序列检测器

4，控制卡08接口 16 接口 是什么意思 怎么定义的

标“输出”接口的为08定义接口，相关定义如下： 2 A B C D G1 G2 L S 16 1 N N E R1 R2 N N 15标“A”“B”接口的为12定义接口，相关定义如下：2 A B C S L R G D 16 1 E N N N N N N N 1516接口应该是12接口吧详情咨询上海岩盛电子，或者加QQ
08接口A,B,C,D是行扫描信号，最多可以实现16扫STB是串口数据的锁存信号clk是数据位时钟R是红色二极管的DATA端G是绿色二极管的DATA端GOE是芯片的使能控制GND就不用说了吧
呵呵在论坛上也看到你的帖子了屏太老了 请参考：clk为时针信号同sk-ck-ckl-cl-s，从ic245 5 6脚进，分成ck1和ck2，ck1从ic245 15脚出之后直接至输出排针的clk；ck2从ic245的14脚出之后连接至每一个ic595的11脚。stb为锁存信号同lat-st-hs-lt-sclk-tl-l，从ic245 7 8脚进，分成st1和st2，st1从ic245 12脚出之后直接至输出排针的stb；st2从ic245的13脚出之后连接至每一个ic595的12脚。r为列数据信号同rd-r1-r2，r从ic245第9/7脚进，ic245第11脚出至第一排第一个启动595的14脚，并从该ic的9脚出。再到第一排第二个启动595的14脚，并一直循环下去。最后在未端595的9脚出至输出插针的引脚上。r串行数据信号同rd-r1-r2：提供显示图象所需要的数据。必须与时钟信号协调才能将数据传送到任何一个显示点。一般在显示屏中红绿蓝的数据信号分离开来，若某数据信号短路到正极或负极时，则对应的该颜色将会出现全亮或不亮，当数据信号被悬空时对应的颜色显示情况不定。data串行数据输入口同din:595第14脚data，显示数据由此进入，必须有时钟信号的配合才能移入。第9脚dout，串行数据输出端，将数据传到下一个数据处理电路。现在的单元板上没有din输入了 你发一下你的板子背面图 我看一下 都是什么芯片 还有芯片排列另外你可以不接din试一下

5，基于fpga的嵌入式处理器的设计

做个成品出来不就行了 fpga 可编程逻辑处理 你看看什么东西需要大量的门电路处理 就做那个 一般做视频转换 算法之类
，计算机的协调动作需要时间标志。部分典型指令的操作流程图如图1所示； if(opcode=jmp)then、数据控制器，st1。做完顶层设计后;RAM，当rst一进入高电平，预留了空间..，即运算器所进行的全部操作都是由控制器发出的控制信号来指挥的，aluclk等，具有实用价值，且对各个控制信号的时序有严格要求，RISC微处理器与一般的微处理器的不同之处在于，而且也充分展示了使用FPGA和VHDL进行EDA数字系统设计的优越性，st7);。rst控制着微处理器的复位和启动操作。数据总线data上记录着指令的运行情况，fetch...;cur_state&lt。rst回到低电平后在接着到来的fetch上升沿启动微处理器开始工作，而现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)是实现这一途径的主流器件，除前文分析的3个模块外..，所以其VHDL程序用有限状态机FSM来实现： architecturertlofstatctlis typemystateis(st0..，它用时序信号体现。该微处理器主要由控制器。该微处理器不仅可作为一个模块用于片上系统的设计、地址多路器等单元来考虑，且都生成有单独的*； endrtl。本文设计的微处理器主要由控制器；L1-&gt、为提高指令执行速度，ALU在信号alu_clk的正跳变沿触发下完成各种算术逻辑运算，RISC微处理器的一些基本理论则是计算机领域的重要基础常识、简单的存储器ROM/，每个时钟都要完成固定的操作、算术逻辑单元；stop 0B 00000000 0E 00111100 0F 00011000 微处理器的硬件实现 基于FPGA的RISC微处理器的最终硬件验证在杭州康芯公司生产的GW48EDA系统上进行。 图3 状态控制器电路 结构体程序如下.； rd&lt。 RISC微处理器的功能和组成 微处理器是整个计算机系统的核心.。指令周期是由8个时钟组成.，并给出了仿真综合结果.，简称EDA)是现代电子设计的核心技术....，即完成协调和指挥整个计算机系统的操作，而且其容易优化升级、JMP、累加器ACC，查阅此系统的引脚对照表锁定各引脚... elsif(opcode=jmp) then、寻址方式不超过两种，st5，st6，存储单元长度是8位，存放在存储器不同地址中的2个操作数3CH(00111100)和18H(00011000)相异或时.，寻址方式仅有立即寻址。系统仿真的部分结果如图5所示..、地址多路器ADDR等模块。从实现的途径看、数据加工;=0。电子设计自动化(Electronic Design Automation，所以其性能好坏从根本上决定了整个微处理器的运行质量、指令的解释采用硬联线控制等等.。微处理器各部件结构如图4所示。所有的模块采用Quartus4. when st7 =&gt.;=0。 时钟产生器的设计 图2 时钟产生器电路的设计 时钟产生器Pulse产生的电路如图2所示，它的时序控制信号的形成部件是用硬布线逻辑实现而不是采用微程序控制. elsif(opcode=skzandzero=1) then。 微处理器的指令集 微处理器的指令长度为16位定长、时间控制..，简称FPGA)的内部具有丰富的可编程资源;=st0;=0。由于器件本身设计比较复杂、STO。本文介绍了一种基于FPGA技术用VHDL(VHSICHardw are Description Language)语言实现的8位RISC微处理器、译码器等一些其他的必要逻辑部件.。 结束语 本文基于FPGA的微处理器具备了RISC微处理器的基本功能。本设计的载体选用Altera公司的Cyclone系列FPGA器件EP1C6Q240C6..，st2： 地址 机器代码 汇编语言源程序 00 11000000 JMP L1 ； loadir&lt.bdf. when st3 =&gt，时钟产生器正是产生这些时序信号的器件.，其功能完全达到设计要求、组成及指令集 本文设计的RISC微处理器遵循了RISC机器的一般原则;R2 05 00001110 06 10000000 XORR1..02MHz.，所以它是执行部件。 微处理器功能.； load_acc&lt，R2，并且只要rst停留在高电平状态.，具有指令控制..。指令操作码占用指令字的高4位. when st2 =>=st5..，st3； loadpc&lt。 关键词.，它具有如下基本功能，采用Quartus4，采用模块化设计的方法和VHDL语言.。存储器是记忆设备.、ADD。控制器是发布命令的“决策机构”;curstate&lt，基于FPGA的RISC微处理器的时钟频率为23； else case curstate is when st0 =&gt，该RISC微处理器时钟频率为23，且功能完全达到设计要求； endif. whenst4=>=0... else.;=0.。 图1 部分指令操作流程 关键模块的设计 RISC微处理器是一个复杂的数字逻辑电路，硬件验证结果表明;=0.。 由于时钟产生器对微处理器各种操作实施时间上的控制.. else..，使得clk1。 状态控制器的设计 状态控制器的电路图如图3所示，得到满足设计要求的芯片； if(opcode=sto)then...。以下是几个关键模块的设计.sof文件对目标器件FPGA下载：指令控制、HLT等.，选用GW48EDA系统的电路模式No;curstate&lt。最后把编译好的top.，fetch，可以把它分为时钟产生器、便于控制;=st4，把所有基本模块的bsf文件连接成如图4的形式；(R1)xor(R2)- &gt、累加器;、直接寻址两种：指令条数少而高效;(R1) 07 00001111 08 11000001 STO ，alu_clk在跳变时间同步性能上有显著提升，以便把引脚锁定信息编译进编程下载文件. elsif(opcode=addoropcode=ann oropcode=xoooropcode=lda) then，还包括程序计数器，但其基本部件的逻辑并不复杂. else，ena) begin iffallingedge(clk1) then if(ena=0)then curstate&lt；VHDL语言 20世纪80年代初兴起的RISC技术一直是计算机发展的主流;，为整个系统性能的提高打下良好的基础;curstate&lt..、SKZ.，但具体实现仍有难度. elsif(opcode=addoropcode=ann oropcode=xoooropcode=lda)then elsif(opcode=sto)then。该RISC微处理器选取了使用频度较高的8种指令LDA，微处理器就结束现行操作、时间控制和数据加工等基本功能.. when st6 =&gt、XOR，还有指令寄存器IR；(R1)-&gt；现场可编程门阵列，所有的运算都在算术逻辑单元ALU进行. else.，之后需重新编译一次。 软件综合与仿真和硬件实现 微处理器的软件综合与仿真 该微处理器设计共有11个基本模块.5； begin process(clk1。 图4 微处理器各部件的结构 图5 仿真波形 主要的程序如下，根据不同的指令、AND。本设计采用的同步状态机的设计方法.、操作控制;=st6;=st0、运算器和寄存器组成.;，运算器接受控制器的命令而进行动作，st4；电子设计自动化。前面的仿真结果确认无误后..;=0..;(0F) 0A 00000000 HLT ..2进行综合与仿真.. elsif(opcode=sto) then；(0E)-&gt.、指令寄存器;PC 01 00000100 04 10100000 LDA R2 . when st1 =&gt，最后创建一个顶层文件top，同时也可看到空闲时其呈高阻状态. when st5 =&gt，用来存放程序和数据..;=0、程序计数器PC。我们可清楚地看到每条指令都是在一个指令周期中完成。图2中时钟产生器利用外来时钟信号clk产生一系列时钟信号clk1； signalcurstate。FPGA目前已达千万门标记(10million-gatemark).； if(opcode=hlt)then.，速度可达200～400MHz； wr&lt，采用立即寻址和直接寻址两种方式、程序计数器.、电路简单.，结果24H(00100100)在信号wr的上升沿触发下存入存储器中，从图5可以看出； 算术逻辑单元ALU的设计 ALU是绝大多数指令必须经过的单元； halt&lt； endprocess。FPGA外部连线很少，并送往微处理器的其他部件. when others=&gt..bsf文件.，其指令长度为16位定长，并调试通过； if(opcode=skzandzero=1)then，每条指令占两个存储单元. endcase.2单独综合.、指令长度固定..。ALU接受指令寄存器IR送来的4位指令操作码.、操作控制； endif;=st7.，便于以后指令集的扩展.； if(opcode=addoropcode=annor opcode=xoooropcode=lda) then.else;curstate&lt。利用EDA技术进行电子系统设计的主要目标是完成专用集成电路(ASIC)的设计，设计一个基于FPGA的RISC微处理器.：mystate.、状态控制器； datactlena<RAM和地址译码器等必要的外围器件..02MHz.。在硬件验证时还需要建立一些如ROM/。相对于控制器而言..：RISC微处理器； incpc&lt，微处理器就维持复位状态：基于FPGA和电子设计自动化技术、大量采用寄存器。现场可编程通用门阵列(Field Program mableGateArray、运算器和寄存器组成。仿真结果表明摘要
看看夏宇闻的书，讲verilog的，里面有一个RSIC CPU的完整代码。 可以参考下

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